Chiplet互连：几毫米走线里的工程妥协

2026-10-28 11:23:03小研科研成果库9

把一颗大裸片切成几块小裸片，封装厂把它们摆近一点，故事才刚开始。真正难的是它们之间怎么说话。Chiplet互连不是把片内总线拉长——它要穿过凸点、再分布层、基板或硅桥，最后落到另一颗die的接收端。每换一层材料，信号都要重新付一次账。

切开的账，先算互连

切开来，省了良率。也埋了新账。大芯片的良率随面积掉得很快，这是Chiplet最朴素的动机。可一旦切开，互连的功耗、延迟和面积开销会先于算力触及上限。片内走线可以很宽、很短、很便宜；到了封装里，线宽和间距被凸点节距卡住，寄生电容和电阻立刻抬头。

并行单端接口在短距上有优势。通道多、延迟低、不需要复杂均衡。代价是线多、地多、串扰难缠。串行差分反过来，线少、距离长，但每lane的功耗和CDR面积不低。选哪条路，不看协议名字，看距离、密度和功耗预算。几十毫米以内的硅中介层，和几十厘米的有机基板，完全两种动物。

Chiplet互连硅中介层截面与微凸点走线示意

前向时钟是个典型妥协。它省掉接收端时钟恢复的功耗和延迟，却把时钟和数据之间的偏斜压到封装设计身上。走线等长、屏蔽、参考平面连续，哪一样没做好，眼图就塌。这里最容易翻车。你会在仿真里看到眼高还够，到了硅上，电源噪声一叠，裕量就没了。

协议层也别想得太轻。跨die的流控、重试、QoS和死锁避免，和片内NoC不是一回事。片内丢包可以靠大缓冲和全局同步糊过去；跨封装链路一旦误码，重试窗口、排序和缓存一致性都会放大延迟。互连不是物理层的独角戏，协议栈的边界决定了系统能不能真的扩展。

UCIe、BoW、AIB这些名字，解决的是大家怎么对接的一部分问题。物理层电气参数、通道数、sideband、lane repair、测试接口，有共同语言，IP复用和互操作测试才有基础。没有标准，每家私有D2D接口都能跑，但客户被锁死，封装厂和测试厂也要为每种接口重做治具。

可标准不是万能插座。UCIe有标准封装和先进封装两套玩法，前者面向有机基板，后者面向硅中介层或桥接。速率往上走，通道损耗、串扰和时钟抖动不会因为协议版本高就消失。标准只划了合规线，没替你解决封装走线、电源完整性和热机械应力。对吧，纸面合规和量产良率之间，差着好几轮迭代。

Chiplet互连UCIe协议栈与物理层通道框图

更麻烦的是协议映射。UCIe可以承载PCIe、CXL或流式协议，但映射层怎么做流控、怎么处理错误、怎么保证顺序，各家实现差异很大。两个都声称兼容的die，拼在一起可能能训练，却在重载下抖。互操作测试要跑到协议层，不能只看物理层眼图。

封装不是把die摆上去就完事。硅中介层贵，硅桥局部密度高但设计复杂，有机基板便宜可走线密度有限。选哪种，取决于互连密度、成本、产能和热。高密度互连往往伴随更细的凸点节距和更薄的介质，翘曲和应力窗口更窄。热一上来，时序余量就缩。CTE失配带来的微凸点疲劳，是可靠性试验里很现实的一关。

测试更隐蔽。切开之后，你拿到的是多颗已知好die吗？如果KGD覆盖不足，封装完才发现一颗die的互连lane坏了，返修成本会把省下的良率吃回去。边界扫描、环回、眼图监测、lane repair，这些机制要在设计早期就留口子。等到封装完成再想测，探针都放不进去。

Chiplet互连die间眼图抖动测试台场景

电源完整性也常被低估。多颗die同时开关，电流在封装电源网络里抢路，地弹和电源噪声会耦合到敏感的前向时钟上。去耦电容放哪、放多少、封装内还是基板上，不是后端收尾能补的。互连密度越高，电源和地的针脚越紧张，这账得在架构阶段算。

什么时候该用Chiplet互连？当单die面积已经压不住良率，或者不同功能需要不同工艺节点，或者你要把计算和I/O分开迭代，切开才有意义。高性能计算、AI加速、网络交换这类场景，对带宽和能效敏感，愿意为先进封装付溢价，逻辑成立。

反例也有。两颗die之间带宽需求不高，延迟要求也不苛刻，用普通SerDes或共享封装就能解决，硬上高密度D2D只会增加封装和测试成本。成本敏感的消费电子、对可靠性验证周期很长的汽车芯片，更要谨慎。切开不是免费的面积游戏，它把问题从晶圆挪到了封装、测试和供应链。

还有一个边界是组织能力。Chiplet互连要求设计、封装、测试、EDA和代工厂早期协同。接口IP、封装设计规则、热仿真、测试向量，任何一环晚介入，后面都要返工。说实话，这比画一颗大die更考验团队协作。线不是白走的，账也不是白算的。

趋势很清楚：互连正在从配角变成系统定义的一部分。标准会继续演进，封装产能会继续爬坡，测试方法也会更成熟。但别指望某一版标准把工程妥协消灭。几毫米的走线里，藏着材料、信号、热和成本的拉扯。切开容易，让它们好好说话，难。