拆解Chiplet互连：为什么它是国产芯片突围的隐形钥匙
很多人聊Chiplet，张口就是先进封装，闭口就是摩尔定律续命，说白了都是凑热闹。核心难点根本不是把小芯片拼起来——是拼起来之后，信号怎么跑，功耗怎么压，密度怎么提。
摩尔定律走到3nm以下，哪怕是Intel台积电，都开始挠头。单颗芯片做大，良率掉得比跳水还快，动不动就成本翻几倍。Chiplet就是把大芯片拆成小芯粒，每个做起来良率拉满，最后拼一起，听起来很美对吧？
但问题来了。原来在单颗芯片上，晶体管之间的连线是纳米级的，现在你把两个芯粒分开，中间的连线要是太长太粗，延迟上去，功耗炸了，那还不如做回单芯片呢。
Chiplet芯粒互连不同技术对比图
现在市面上常说的几种互连技术，什么2.5D的硅中介层，什么3D的混合键合，还有英特尔的EMIB，苹果M系列Ultra拼两颗大芯片，靠的就是靠谱的互连技术。互连不对，性能根本出不来。说实话，很多国产芯片厂现在都在碰Chiplet，但多数都盯着封装设备去抢名额，没人太在意互连的技术细节，这其实是捡了芝麻丢西瓜。
Chiplet Cu-Cu混合键合截面电镜图
还有一条接地气的路线，就是基于有机基板的传统互连。说白了就是用普通的封装基板做连线，工艺成熟，成本极低，适合对带宽要求不高的汽车芯片、IoT芯片。国内很多厂商现在先从这个切入，先占市场再谋升级，路子一点没错。
不过话说回来，未来高端Chiplet，不管是AI训练芯片还是高性能计算芯片，肯定还是往高密度混合键合的方向走，这个是大趋势，绕不开的。
国产Chiplet互连，卡脖子的地方，就是最大的机会
实话实说，我们现在跟台积电、英特尔比，差距确实存在。不是说我们拼不起来芯粒，是互连技术的全链条都还有缺口。
比如混合键合需要的超高精度晶圆键合设备，现在基本被海外巨头垄断，国产设备刚走到中试阶段，离大规模量产还有两三年的距离。还有互连用的低介电常数绝缘材料，我们现有产品的介电损耗还是比国外头部厂商高，跑30Gbps以上的高速信号时，错码率控制还有差距。最头疼的还是EDA工具，Chiplet互连的寄生参数提取、信号完整性仿真，UCIe联盟标准下的互连设计流程，国产EDA工具还在快速追赶，很多设计公司现阶段不得不用海外工具，卡脖子就卡在这种细节地方。
但你要说我们完全没机会？不对。现在全球Chiplet生态都还在早期，互连标准还没完全锁死，我们有足够的空间参与规则制定，甚至在一些新的细分方向抢得先手。更何况现在国内AI芯片的需求爆了，大算力AI芯片天生就适合用Chiplet架构，需要拼多个计算芯粒，对高密度互连的需求就在这，需求推着技术走，增速比你想象的快得多。
我上个月跟一个国内做Chiplet互连的创业者聊天，他说他们团队自研的新型互连架构，现在已经给客户流片了，互连带宽能做到每毫米1.2Tbps，延迟比传统有机基板方案低40%，成本还比硅中介层低60%。我听完真的挺惊喜，原来我们已经偷偷走到这个程度了。
很多人说Chiplet是国产芯片换道超车的机会，其实换道不是换封装的道，是换互连技术的道。哪怕我们先进制程落后一两代，只要互连技术能跟上，把多个小芯粒拼起来之后，整体性能照样能对标国际大牌，成本还能更低，这不就是实实在在的突围吗？
现在车规芯片的风口也来了，车规要求高良率、低成本，刚好踩中Chiplet的优势，车规级Chiplet对互连密度的要求没有高端AI芯片那么高，我们国产的互连技术现在就能满足，未来两三年会有一大批量产产品落地，赚了钱就能反哺高端技术研发，这个路径走的非常稳。
Chiplet这阵风刮了五六年了，概念炒了一波又一波，挤干水分就会发现，真正能啃下互连这块硬骨头的玩家，才能最后站在牌桌上。芯粒拼起来容易，把信号连顺、把功耗压住，才是真本事。
Chiplet芯粒互连不同技术对比图
现在市面上常说的几种互连技术，什么2.5D的硅中介层，什么3D的混合键合，还有英特尔的EMIB，苹果M系列Ultra拼两颗大芯片，靠的就是靠谱的互连技术。互连不对，性能根本出不来。说实话，很多国产芯片厂现在都在碰Chiplet，但多数都盯着封装设备去抢名额，没人太在意互连的技术细节，这其实是捡了芝麻丢西瓜。
当前主流的Chiplet互连路线，各自的优劣势到底在哪
现在业内的路线其实分的很清楚，一派抢短距高密度，一派走长距低成本，没人敢说哪条路线绝对正确，都是对着自己的产品需求选。 先聊最早成熟的硅中介层技术。就是在两个芯粒底下垫一整层硅，上面刻出高密度金属互连，好处是密度够高，信号损耗小，适合高端GPU这种需要超大带宽的场景。但是缺点太扎心——贵啊！大尺寸的硅中介层良率低得离谱，一片晶圆做不了几个，成本直接劝退九成以上的中小厂，也就AMD这种做高端产品的敢大规模用。 后来英特尔搞出了EMIB，也就是嵌入式多芯片互连桥接。说白了就是不做整层硅中介，只在两个芯粒需要互连的地方，放一小块高密度的桥接硅，其他地方还是普通有机基板，成本直接降了一大截，密度也只比整层硅中介低一点，这不就是天才设计吗？现在英特尔的四代至强处理器，用的就是这套方案，实际用下来体验一点不差。 现在行业最追捧的，是混合键合，也就是Cu-Cu键合，直接把两个芯粒的铜连线面对面键合在一起，互连密度比EMIB还高好几个量级，间距能做到不到1微米，给3D堆叠留足了空间。台积电的SoIC工艺走的就是这条路线，苹果最新的A系列和M系列芯片已经规模化用上了，性能提升真的看得见。Chiplet Cu-Cu混合键合截面电镜图
还有一条接地气的路线，就是基于有机基板的传统互连。说白了就是用普通的封装基板做连线，工艺成熟，成本极低，适合对带宽要求不高的汽车芯片、IoT芯片。国内很多厂商现在先从这个切入，先占市场再谋升级，路子一点没错。
不过话说回来，未来高端Chiplet，不管是AI训练芯片还是高性能计算芯片，肯定还是往高密度混合键合的方向走，这个是大趋势，绕不开的。
国产Chiplet互连，卡脖子的地方，就是最大的机会
国产Chiplet互连，卡脖子的地方，就是最大的机会
实话实说，我们现在跟台积电、英特尔比，差距确实存在。不是说我们拼不起来芯粒，是互连技术的全链条都还有缺口。
比如混合键合需要的超高精度晶圆键合设备，现在基本被海外巨头垄断，国产设备刚走到中试阶段，离大规模量产还有两三年的距离。还有互连用的低介电常数绝缘材料，我们现有产品的介电损耗还是比国外头部厂商高，跑30Gbps以上的高速信号时，错码率控制还有差距。最头疼的还是EDA工具，Chiplet互连的寄生参数提取、信号完整性仿真，UCIe联盟标准下的互连设计流程，国产EDA工具还在快速追赶，很多设计公司现阶段不得不用海外工具，卡脖子就卡在这种细节地方。
但你要说我们完全没机会？不对。现在全球Chiplet生态都还在早期，互连标准还没完全锁死，我们有足够的空间参与规则制定，甚至在一些新的细分方向抢得先手。更何况现在国内AI芯片的需求爆了，大算力AI芯片天生就适合用Chiplet架构，需要拼多个计算芯粒，对高密度互连的需求就在这，需求推着技术走，增速比你想象的快得多。
我上个月跟一个国内做Chiplet互连的创业者聊天，他说他们团队自研的新型互连架构，现在已经给客户流片了，互连带宽能做到每毫米1.2Tbps，延迟比传统有机基板方案低40%，成本还比硅中介层低60%。我听完真的挺惊喜，原来我们已经偷偷走到这个程度了。
很多人说Chiplet是国产芯片换道超车的机会，其实换道不是换封装的道，是换互连技术的道。哪怕我们先进制程落后一两代，只要互连技术能跟上，把多个小芯粒拼起来之后，整体性能照样能对标国际大牌，成本还能更低，这不就是实实在在的突围吗？
现在车规芯片的风口也来了，车规要求高良率、低成本，刚好踩中Chiplet的优势，车规级Chiplet对互连密度的要求没有高端AI芯片那么高，我们国产的互连技术现在就能满足，未来两三年会有一大批量产产品落地，赚了钱就能反哺高端技术研发，这个路径走的非常稳。
Chiplet这阵风刮了五六年了，概念炒了一波又一波，挤干水分就会发现，真正能啃下互连这块硬骨头的玩家，才能最后站在牌桌上。芯粒拼起来容易，把信号连顺、把功耗压住，才是真本事。