藏在实验室的三大半导体技术突破，正在改写全球半导体行业格局
上周跟在头部晶圆厂待了十五年的老兄弟吃饭，酒过三巡他拍着桌子说，这两年的真突破，比过去十年挤牙膏挤出来的加起来都多。
我一开始还当他喝多了吹牛，翻完最近三个月顶刊论文、各家技术峰会漏出来的内部资料，哦。原来真的变天了。
半导体全垂直栅极晶体管结构电镜图
说实话，这个概念三十年前提出来的时候，所有人都觉得是实验室的乌托邦。把原来横着放的晶体管整个竖起来，沟道垂直于晶圆，栅极全方位包裹，相当于把原来浪费在横向的空间全用起来了。之前卡脖子的就是良率，竖起来做容易歪容易断，一百个里面出不了十个能用的，根本谈不上量产。
这次直接把良率拉到量产线接受的程度，数据摆出来吓死人：同3nm工艺下，晶体管密度比当前量产的GAA直接翻1.6倍，动态功耗降了41%。
什么概念？同样面积的芯片，性能直接提一半，功耗砍快一半。这不比挤牙膏香一万倍？
原来喊了快十年的摩尔定律已死，换个摆放方向，直接活过来了。你说邪乎不邪乎。
半导体异质集成原子级铜键合截面电镜图
这个技术说穿了就是把两个裸片的接触面抛光到原子级平整度，直接加压加热让铜原子互相扩散长在一起，不需要任何粘结剂，不需要氧化层，也不需要微凸点。最终做出来的键合界面，电阻比原来的凸点键合降了80%，热导率翻了三倍。
更狠的是，这个技术不挑材料不挑工艺。你逻辑芯片用3nm做，存储芯片用1nm做，功率芯片用成熟的28nm做，全都能直接键合叠到一块，根本不需要把所有器件都塞到同一个先进制程晶圆里。
现在苹果的M Ultra已经靠3D堆叠打遍天下无敌手，这个技术出来之后，未来一块指甲盖大的芯片，可以把逻辑、存储、功率、射频全都叠在一起，性能翻番，成本直接砍一半。
中小玩家不用砸千亿建先进制程晶圆厂，买不同工艺的裸片拼一拼，就能做出来性能对标顶级单片的芯片，这不就是换道超车的最好机会？对吧。
绕开高端EUV的二维材料，居然真的摸到量产门口了
这些年大家都知道，高端EUV光刻机卡脖子，很多人都在找绕开EUV的方向，二维半导体就是喊得最多的那个。喊了快二十年，大多都是实验室画饼，拿个微米级的小样品吹天下第一，一到十二寸晶圆就拉胯，全是晶界，根本用不了。
今年不一样了。国内北大研究团队和三星先后宣布，做出来了十二寸晶圆级无晶界二维硫化钼单晶薄膜。
什么概念？二维硫化钼的栅极控制能力比硅好太多，沟道可以做到0.5nm都不漏电，相当于原来14nm的加工精度，就能做出来性能相当于现在3nm的晶体管。不需要最先进的high-NA EUV，就能摸到最先进的性能水平。
三星现在已经砸了十多亿美金建中试线，说明年就能出第一款商用的二维半导体测试芯片。
这对很多暂时拿不到高端EUV的玩家来说，简直是天上掉下来的突破口。原来你差一两代制程，换个材料，直接就把差距拉平了，大家重新站在同一起跑线。
不过话说回来，现在良率还只有七成左右，距离大规模量产还有个三五年的路要走，但方向已经走通了，剩下的就是工程问题，工程问题砸钱砸人总能解决，对吧？
现在整个半导体行业都在变，原来的路径依赖被一个个突破打碎，原来的领先优势不一定能一直保持，原来落后的也不一定追不上。
很多人天天喊摩尔定律死了，我看哪，摩尔定律才刚换了个活法。原来拼光刻机精度，现在拼结构，拼材料，拼封装，到处都是新机会。
就我知道的，国内好几家高校和厂商都在这三个方向砸钱，最近一两年肯定会出不少成果。接下来两年半导体圈肯定不太平，大洗牌都有可能。
等着看吧。
鳍片GAA走到头，全垂直栅极已经摸到量产门槛
从28nm到7nm，再到3nm，我们把晶体管从平面改成鳍片，又改成环绕栅极GAA，一路挤过来，能挖的空间已经快挖干净了。业界之前一致默认，下一个节点密度提升顶多30%，已经算烧高香。 结果呢？MIT和台积电联合研发的全垂直栅极纳米线晶体管（VCNFET），去年下半年居然流片出了合格结果，良率干到了92%。半导体全垂直栅极晶体管结构电镜图
说实话，这个概念三十年前提出来的时候，所有人都觉得是实验室的乌托邦。把原来横着放的晶体管整个竖起来，沟道垂直于晶圆，栅极全方位包裹，相当于把原来浪费在横向的空间全用起来了。之前卡脖子的就是良率，竖起来做容易歪容易断，一百个里面出不了十个能用的，根本谈不上量产。
这次直接把良率拉到量产线接受的程度，数据摆出来吓死人：同3nm工艺下，晶体管密度比当前量产的GAA直接翻1.6倍，动态功耗降了41%。
什么概念？同样面积的芯片，性能直接提一半，功耗砍快一半。这不比挤牙膏香一万倍？
原来喊了快十年的摩尔定律已死，换个摆放方向，直接活过来了。你说邪乎不邪乎。
封装早就不是拼积木，异质集成已经突破物理层瓶颈
很多人提起半导体，眼睛只盯着先进制程，觉得只有做出来更小的晶体管才叫突破。其实封装端的进步，早就偷偷改变了行业规则。 原来我们说3D堆叠、2.5D封装，无非是把做好的裸片用微凸点粘起来，中间还要留氧化层缓冲，接口电阻大，发热量也大，最多堆个三四层就到头了。 今年IMEC公布的最新突破，无粘结剂原子级铜铜直接键合，直接把这个天花板掀了。半导体异质集成原子级铜键合截面电镜图
这个技术说穿了就是把两个裸片的接触面抛光到原子级平整度，直接加压加热让铜原子互相扩散长在一起，不需要任何粘结剂，不需要氧化层，也不需要微凸点。最终做出来的键合界面，电阻比原来的凸点键合降了80%，热导率翻了三倍。
更狠的是，这个技术不挑材料不挑工艺。你逻辑芯片用3nm做，存储芯片用1nm做，功率芯片用成熟的28nm做，全都能直接键合叠到一块，根本不需要把所有器件都塞到同一个先进制程晶圆里。
现在苹果的M Ultra已经靠3D堆叠打遍天下无敌手，这个技术出来之后，未来一块指甲盖大的芯片，可以把逻辑、存储、功率、射频全都叠在一起，性能翻番，成本直接砍一半。
中小玩家不用砸千亿建先进制程晶圆厂，买不同工艺的裸片拼一拼，就能做出来性能对标顶级单片的芯片，这不就是换道超车的最好机会？对吧。
绕开高端EUV的二维材料，居然真的摸到量产门口了
绕开高端EUV的二维材料，居然真的摸到量产门口了
这些年大家都知道，高端EUV光刻机卡脖子，很多人都在找绕开EUV的方向，二维半导体就是喊得最多的那个。喊了快二十年，大多都是实验室画饼，拿个微米级的小样品吹天下第一，一到十二寸晶圆就拉胯，全是晶界，根本用不了。
今年不一样了。国内北大研究团队和三星先后宣布，做出来了十二寸晶圆级无晶界二维硫化钼单晶薄膜。
什么概念？二维硫化钼的栅极控制能力比硅好太多，沟道可以做到0.5nm都不漏电，相当于原来14nm的加工精度，就能做出来性能相当于现在3nm的晶体管。不需要最先进的high-NA EUV，就能摸到最先进的性能水平。
三星现在已经砸了十多亿美金建中试线，说明年就能出第一款商用的二维半导体测试芯片。
这对很多暂时拿不到高端EUV的玩家来说，简直是天上掉下来的突破口。原来你差一两代制程，换个材料，直接就把差距拉平了，大家重新站在同一起跑线。
不过话说回来，现在良率还只有七成左右，距离大规模量产还有个三五年的路要走，但方向已经走通了，剩下的就是工程问题，工程问题砸钱砸人总能解决，对吧？
现在整个半导体行业都在变，原来的路径依赖被一个个突破打碎，原来的领先优势不一定能一直保持，原来落后的也不一定追不上。
很多人天天喊摩尔定律死了，我看哪，摩尔定律才刚换了个活法。原来拼光刻机精度，现在拼结构，拼材料，拼封装，到处都是新机会。
就我知道的，国内好几家高校和厂商都在这三个方向砸钱，最近一两年肯定会出不少成果。接下来两年半导体圈肯定不太平，大洗牌都有可能。
等着看吧。