测试性设计：为什么它从边缘变香成了行业刚需？
为什么十年前没人提，现在火到出圈？
早年的消费级芯片，逻辑门才几千万，引脚也就几十个，探针一搭，通电就能测。哪像现在？7nm、3nm往下走，一颗芯片塞数十亿个晶体管，先进封装完动不动上千个焊球，别说内部故障了，你连引脚都测不全。
去年苹果A17 Pro刚流片那会，圈里传良率卡了快三个月，核心问题之一就是测试性设计没匹配新的3nm工艺，坏片筛不出来，好片也被误判成坏片，硬生生拖了量产进度。
先进制程芯片DFT扫描链布局图
说实话，很多刚入行的前端设计工程师，至今都觉得测试是后端流片后的事，跟自己没关系。真踩过一次坑就懂了，流片一次几百万砸进去，就因为几个 stuck-at 故障测不出来，整盒晶圆直接报废，那滋味…谁试谁能记一辈子。
车规芯片要求更狠，功能安全等级要到ISO 26262 ASIL-D，要求零缺陷漏测。你不测干净，万一故障流到上车，召回一辆车成本就几十万，卖出去一万辆，直接把公司赔没了都有可能。
核心逻辑其实没你想的那么玄乎
核心逻辑其实没你想的那么玄乎
很多人一听测试性设计（业内常叫DFT），就觉得是高大上的黑科技，听不懂。说白了核心就一句话：提前给芯片内置好专属的“全身体检通道”。
本来芯片流片出来，内部逻辑全是连在一起封装好的，你根本摸不到内部节点，哪坏了全靠猜。测试性设计就是，在设计阶段就给每个关键寄存器加个扫描单元，把所有单元串成一条扫描链，需要测试的时候，把芯片切到测试模式，把预设好的测试向量输进去，再把输出结果读出来比对，几秒钟就能定位到哪个晶体管坏了。
现在花样多了，除了最基础的扫描链，还有内建自测试BIST、边界扫描、测试向量压缩，本质上都是同一个思路：提前埋好测试点，别等做出来再闭着眼睛瞎摸。
我之前见过一家做智能手表芯片的创业公司，为了省不到十万块的DFT设计费，硬把扫描压缩模块给砍了，说占芯片面积。结果量产的时候，每颗芯片的测试时间直接翻了五倍，单颗测试成本涨了两块钱，第一年卖了一千万颗，直接亏了两千万…说多了都是眼泪。
不过话说回来，加测试结构确实会占一点芯片面积，一般也就5%到10%，跟良率提升、测试成本下降比，这点投入真的是稳赚不赔的买卖。
AI和Chiplet时代，测试性设计又变了
AI和Chiplet时代，测试性设计又变了
现在做大芯片，不管是GPU还是AI推理芯片，随随便便上千亿个晶体管，传统的DFT方法已经快顶不住了。测试向量动不动就几个TB，存都存不下，测一颗芯片要几十个小时，产能根本拉不上来。
现在新的玩法是什么？AI辅助测试性设计，工具自动分析设计，自动生成最优测试点，自动压缩测试向量，甚至提前就能预测哪里容易出制造故障，直接针对性埋点。上个月看ISSCC 2024的最新论文，英伟达团队出了一套针对3nm GPGPU的新DFT方法，直接把测试时间降了60%，算下来一年光是测试成本就能省好几个亿。
还有现在爆火的Chiplet先进封装，芯片都是好几个小裸片拼起来的，裸片和裸片之间的互连接口，以前根本测不到，出问题整个封装就废了。现在专门针对Chiplet的测试性设计，给每个Die间接口加独立测试环，已经成了行业默认的标配，没这个都找不到封测厂给你干活。
我前阵子跟国产EDA的朋友聊天，他说以前国内DFT工具几乎是零，全靠国外几家大厂卡脖子，现在国产DFT工具已经能支持7nm量产流片了，不少国内设计公司都开始换国产工具用，真的挺提气的。
很多新手做DFT容易踩一个大坑：为了凑故障覆盖率，硬往设计里塞测试点，结果把原来的时序给冲乱了，芯片标称的主频跑不上去，最后只能降频卖，反而亏了更多。DFT从来不是测试部门一个人的事，从前端架构设计阶段就要预留测试资源，越早介入，成本越低，效果越好。你都快流片了才想起来加测试点，晚了，老老实实回炉重造吧。
现在做硬件，不管是先进芯片还是车规级电子，测试性设计早就不是可选项了。你不重视，就得交钱交学费，这都是行业里几代人踩坑踩出来的硬道理。对吧？你品品。