做硬件的都该懂：测试性设计到底能省多少钱

上个月帮一个创业公司收拾硬件项目的烂摊子。算完所有返工、报废、延期交付的违约金，整整七十八万打了水漂。 七十八万。够给三个应届设计师发一年工资了。就因为省了两三天的设计功夫，全打了水漂。说出来你信不信，根源就是设计师嫌麻烦，删掉了设计图里三十多个预留测试点。说白了就是没做测试性设计。真的，这种事我见得太多了。

别听专家瞎扯，测试性设计本质就是提前铺路

很多人刚听到这个词，第一反应就是IC设计领域的高端玩意，和我做板级设计、做产品应用没关系。错得离谱。 说白了，测试性设计就是你在画原理图、布局布线的时候，就提前想好：后面研发调试怎么抓信号？产线怎么快速分出良品次品？售后坏了怎么快速定位问题？不是等所有设计都做完了，才拍脑袋想“哦我该怎么测”。 你想想，现在的芯片封装越做越小，BGA封装动不动几百个引脚，间距不到0.5mm，你不预留测试点，飞针都碰不到，连哪条路断了都测不出来，最后只能整板报废。一块车规级的主控板，成本大几百，报废一块，你得卖十台八台才能赚回这个钱。 PCB板可测试性设计测试点布局示意图 说实话，很多小公司的老板和设计师都有个误区：测试是产线的事，我把东西做出来就行，反正最后能筛出坏的。他们看不到提前做设计省下来的钱，只看到前期多花的三五天设计时间，怎么算怎么不划算。 不过话说回来，现在这个行业环境，硬件的利润本来就薄，一块钱的成本差，一年十万台的量就是十万块，哪经得起这么造？

算一笔账，测试性设计赚的都是真金白银

前两年跟国内一家做新能源BMS的工厂聊，他们之前投产第一代产品的时候，不信测试性设计的邪，按老经验画板，结果是什么？产线用针床测一块板要12分钟，良率只有91.8%，还经常有漏测的不良品流到客户端，退换货赔了不少钱。 后来他们找DFT顾问改了设计，优化了测试点布局，加了边界扫描结构，改完之后是什么结果？测一块板只要2分15秒，良率直接拉到98.7%，漏测率降了90%还多。你算，一年十万台的出货量，光是工时省下来的钱就有小两百万，再加上不良报废和售后赔付的钱，一年省出三百万轻轻松松。 改设计花了多少钱？不到十万。连省下来的零头都不到。 车规BMS板DFT测试点位实拍图 现在车规产品都要过ISO 26262功能安全认证，里面明确要求产品要有可测试性设计，你不做，连认证都过不了，根本进不了车企的供应链。这不光是省钱的事，这是能不能拿到入场券的事。 我之前还碰到过一个做定制芯片的团队，流片回来发现核心链路的时序不对，但是内部没有加测试点，根本定位不到具体是哪个模块出问题，只能重新流片，光掩模费就花了两百多万，直接把项目的利润吃没了，团队士气垮了，后来项目就黄了。可惜不可惜？要是前期多花两周做测试性设计，至于走到这一步吗？

新手做测试性设计，最容易踩的三个坑

新手做测试性设计，最容易踩的三个坑 第一个坑，为了加测试点乱插，破坏信号完整性。很多新手一听要加测试点，不管什么高速信号线、电源走线，直接插一个过孔当测试点，结果高速信号的阻抗被破坏，EMC测试过不了，反而出更大的问题。其实现在主流的EDA工具都自带测试点自动布局功能，只要提前把关键信号、禁区规则设好，工具自动会找合适的位置，根本不用手动瞎插。 第二个坑，只留生产测试点，不留研发和售后的测试点。很多人研发阶段用完测试点，量产的时候就直接从设计图删掉了，说什么省成本。结果售后出了问题，根本没法定位故障点，只能整台产品给客户换掉，一台产品的利润就这么没了。留几个测试点能增加多少成本？几分钱最多了，换来的是售后可维修，怎么算都赚。 第三个坑，完全依赖工具自动生成，不结合产线设备改规则。你的产线用的是针床测试还是飞针测试？针床对测试点的间距、平整度要求很高，工具自动生成的测试点有时候挤在一起，针床根本下不去，产线没法测，你加了也是白加。提前跟产线测试工程师对齐规则，花不了半小时，避免的就是量产卡壳。 做硬件这行，赚的从来都是抠细节的钱。你天天盯着供应商砍元器件的五分钱报价，不如花点功夫把测试性设计做好，一下就能把良率提几个点，成本降好几个百分点，这才是真的降本增效。对吧？